Раздел 6 / 12

Страница 20 / 54

ГЛАВА 5. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VERILOG HDL

Режим постраничного просмотра

/

На первую страницу

На предыдущую главу

На следующую главу

На последнюю страницу

Озвучивание недоступно

/

Внимание! Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.

Режим постраничного просмотра

Для продолжения работы требуется Registration

На предыдущую главу

На следующую главу

Скачать приложение

ПЛИС фирмы Altera: элементная база, система проектирования и языки описания аппаратуры

Table of contents

ВВЕДЕНИЕ

ГЛАВА 1. ЭЛЕМЕНТНАЯ БАЗА +

ГЛАВА 2. СИСТЕМА ПРОЕКТИРОВАНИЯ MAX+PLUS II +

ГЛАВА 3. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ AHDL +

ГЛАВА 4. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VHDL +

ГЛАВА 5. ЯЗЫК ОПИСАНИЯ АППАРАТУРЫ VERILOG HDL -

5.1. Общие сведения

5.2. Операторы

5.3. Числа в Verilog

5.4. Цепи в Verilog (Nets)

5.5. Регистры (Registers)

5.6. Векторы (Vectors)

5.7. Массивы (Arrays)

5.8. Регистровые файлы (Memories)

5.9. Элементы с третьим состоянием (Tri-state)

5.10. Арифметические операторы (Arithmetic operators)

5.11. Логические операторы (Logical operators)

5.12. Операторы отношения (Relational operators)

5.13. Операторы эквивалентности (Equality)

5.14. Поразрядные операторы (Bitwise operators)

5.15. Операторы приведения (Reduction operator)

5.16. Операторы сдвига (Shift operator)

5.17. Конкатенация (объединение, Concatenation)

5.18. Повторение (Replication)

5.19. Системные директивы (System tasks)

5.20. Проектирование комбинационных схем, пример проектирования мультиплексора 4 в 1

5.21. Модули проекта (Design blocks modules)

5.22. Порты (Ports)

5.23. Правила соединения (Connection rules)

5.24. Базовые блоки (Basic blocks)

5.25. Пример проектирования последовательностного устройства: двоичный счетчик

5.26. Временной контроль (Timing Control)

5.27. Защелкивание (triggers)

5.28. Список сигналов возбуждения (sensitivity list)

5.29. Задержка распространения в вентиле (Gate delays)

5.30. Операторы ветвления (Branch statements)

5.31. Циклы (Looping constructs)

5.32. Файлы в Verilog

5.33. Задание векторов входных сигналов для моделирования (Verilog input vectors)

5.34. Список операторов Verilog

5.35. Приоритет операторов

5.36. Ключевые слова (keywords)

5.37. Директивы компилятора

5.38. Типы цепей (Net types)

ГЛАВА 6. ПРИМЕРЫ ПРОЕКТИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ С ИСПОЛЬЗОВАНИЕМ ЯЗЫКОВ ОПИСАНИЯ АППАРАТУРЫ VHDL И VERILOG +

ГЛАВА 7. ПРИМЕРЫ РЕАЛИЗАЦИИ АЛГОРИТМОВ ЦОС НА ПЛИС +

Приложение 1. Система проектирования Quartus
Приложение 1. Система проектирования Quartus

Приложение 2. Интерфейсы передачи данных и сопряжение устройств

Приложение 3. Практические рекомендации по разработке печатных плат

Литература